估计VHDL实现所需的面积

我有一些VHDL文件，可以在Debian上用

ghdl

编译。同样的文件已经被一些人改编成ASIC实现。算法有一个“大面积”实现和一个“紧凑”实现。我想写更多的实现，但是为了评估它们，我需要能够比较不同的实现需要多少面积

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我希望在不安装任何专有编译器或获取任何硬件的情况下进行评估。一个充分的评估标准是估计GE（门等效）面积，或某些FPGA实现所需的逻辑片数。

从计算触发器（FFs）开始。它们的编号（几乎）由您编写的RTL代码唯一定义。有了一些经验，您可以通过检查代码来获得这个数字

通常，自由流速度与总面积之间存在良好的相关性。一个古老的经验法则是，对于许多设计，组合区域将与顺序区域大致相同。例如，假设在门阵列技术中，触发器的面积计数为10个门，那么

#FFs*20

将给出初始估计

当然，设计特点有很大的影响。对于面向数据路径的设计，组合区域将相对较大。对于面向控制的设计，情况正好相反。对于标准单元设计，顺序区域可能更小，因为FFs更有效。对于时序关键设计，由于综合工具的时序优化，组合区域可能会大得多

因此，剩下的问题是找出适合您的设计类型和目标技术的乘法因子。策略可以是进行一些实验，或者查看先前的设计结果，或者询问其他人。从那时起，估算就是将代码中已知的#FFs乘以该因子

我希望在不安装任何专有编译器或获取任何硬件的情况下进行评估

检查将给你一个粗略的想法，但与所有的优化过程中发生的合成，你可能会发现这个水平的准确性太远远离最终结果

我建议您重新检查避免使用“专有编译器”执行评估的原因。我不知道有任何非专有的VHDL合成工具（尽管有）。流行的FPGA供应商为Windows和Linux提供免费版本的软件，您可以使用这些软件获得准确的资源使用计数。将FPGA资源使用转化为对目标技术更有意义的内容应该是可行的

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我对ASIC的世界不是很熟悉，但也可能有免费（但专有）的工具可供您使用。

似乎我必须从尝试理解您的答案开始；-）然而，我不需要绝对值，我只需要可以与其他实现进行比较的值，所以我不需要估计那么多。您的解释似乎是通过查看代码估算所需面积的一个很好的指南。然而，我希望得到一些实际的工具，可以给我一些具体的数字，尽管每个平台的数字明显不同。然后就从比较#FFs开始。如果您需要一个工具来实现#FFs，您可能还没有资格编写有意义的RTL代码：-）我肯定没有资格：-）但由于它是一个现有的实现，我正在修改，实际上，我可以在不太了解的情况下完成一些工作。我记得你说过你想自己编写一些其他的实现。无论如何，从代码中了解FF计数可能是快速获得所需洞察力的最简单、最有效的方法。事实上，如果没有非专有的替代方案，我可以使用FPGA供应商提供的免费工具。我只需要它是一个在Linux上运行的命令行程序，不包含Eclipse或其他类似的东西就可以编译VHDL。我将不得不四处寻找这样的产品。我只能代表Xilinx和Altera发言，但这两个套件都只能在Linux上运行命令行，并且很容易通过Makefiles进行驱动-请参阅以开始。我认为免费版本也能很好地发挥作用，但我还没有尝试过这么多地使用它们