Vhdl Modelsim Se-64 10.5外波未生成

这就是vhdl

  library ieee;
  use ieee.std_logic_1164.all;

  entity str is
  port( X,Y,Cin: in std_logic;
  sum1,carry1: out std_logic);
  end str;


  architecture arc_FA of str is

  component FaHa
  port (A,B: in std_logic;
  sum,carry: out std_logic);
  end component;

  component structor
  port (r,s: in std_logic;
  t: out std_logic);
  end component;

  signal s1,s2,s3: std_logic;
  begin 
  out1: FaHa port map (X,Y,s1,s2);
  out2: FaHa port map (s1,Cin,sum1,s3);
  out3: structor port map (s3,s2,carry1);
  end arc_FA;

我和我的同学正在使用modelsim的相同版本 这仅在im使用结构模型时发生（当我尝试使用行为和数据流时，波形正确生成） 有人能告诉我怎么了吗

虽然我认为代码是正确的，但当我试图生成波形时，输出中没有任何值

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如果您提供的测试台没有针对FaHA和structor的实体/体系结构对，您的读者会复制这些症状，因为您的实例化组件将被解除绑定（在VHDL中并不非法）。另一个原因可能是在多个进程中分配输出（包括从并发语句细化的进程）。提供一个包含测试台的示例。使用Modelsim时也可能存在程序问题。。。除了modelsim，你还知道另一个可以生成波形的编译器吗？别那么轻易放弃。控制台输出呢？