在case语句中更新多个变量

我已经四处寻找了一段时间，所以请原谅我可能使用了不恰当的术语

代码的目标是在输入为0时更新Aout1和Aout0，输出对应于7段显示，但我得到以下错误：

错误（10170）：四位加法器处的Verilog HDL语法错误。v（55）靠近文本：“，”预期“；“。检查并修复在指定关键字前面或旁边出现的任何语法错误。”

下面是一段给我带来问题的代码

always @*
case (A)
4'b0000 : Aout1 = 7'b1000000, Aout0 = 7'b1000000; //00

我尝试将代码更改为以下内容，虽然我的软件没有出现任何错误，但我的硬件（7段显示器）无法像每次尝试更改一个变量时那样工作

always @*
case (A)
4'b0000 : Aout1 = 7'b1000000; 4'b0000 : Aout0 = 7'b1000000; //00

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提前感谢：）

在冒号后面使用

开始

和

结束

语句

始终@*开始
案例（A）
4'b0000：开始
Aout1=7'b1000000；
Aout0=7'b1000000；
结束
4'b0001：开始
Aout1=7'b0000011；
Aout0=7'b0000011；
结束
尾声
结束
如果要将多个语句放在只允许一个语句的位置，则需要使用

开始

/

结束

。