Debugging verilog始终在初始块内块语法不正确？

我不断地出现奇怪的语法错误，我想知道是否有人知道我为什么会出现这些错误。我读到，在初始块内不能有一个always块，但是当我试图将always块移到初始块外时，仍然会得到一个错误

更新：问题解决了。尽管如此，我只是将always块移到初始块之外，并且停止接收语法错误。答案由两条语法规则提供：

重复块必须在初始块内 始终块必须位于初始块之外。