Embedded VHDL中模拟和合成的含义或区别是什么？
简短的问题。 VHDL中模拟和合成的含义是什么？ VHDL中的模拟和合成有什么区别 您诚挚的Embedded VHDL中模拟和合成的含义或区别是什么？,embedded,vhdl,simulation,synthesis,Embedded,Vhdl,Simulation,Synthesis,简短的问题。 VHDL中模拟和合成的含义是什么？ VHDL中的模拟和合成有什么区别 您诚挚的 Momo您现在可能已经意识到，VHDL不是一种编程语言，而是一种硬件描述语言。因为HDL不像软件那样工作，所以很容易混淆术语 模拟包括使用模拟程序（如ModelSim）来解释VHDL代码，同时刺激输入以查看输出结果。结果通常显示在波形图中，因此，每当您看到波形图时，很可能是模拟结果。模拟在计算机中进行，而不涉及实际的FPGA。模拟软件可能非常昂贵，我最近遇到了一个免费的在线工具，具有公平的模拟功能： 合
Momo您现在可能已经意识到，VHDL不是一种编程语言，而是一种硬件描述语言。因为HDL不像软件那样工作，所以很容易混淆术语 模拟包括使用模拟程序（如ModelSim）来解释VHDL代码，同时刺激输入以查看输出结果。结果通常显示在波形图中，因此，每当您看到波形图时，很可能是模拟结果。模拟在计算机中进行，而不涉及实际的FPGA。模拟软件可能非常昂贵，我最近遇到了一个免费的在线工具，具有公平的模拟功能： 合成是完全不同的事情。一旦您的设计在仿真中被证明是可行的，VHDL代码将经历一个艰难的过程，该过程将描述如何在FPGA中实现、简化、布局和路由实际资源，以执行它认为相当于编译的硬件功能。该过程的输出是一个下载到FPGA的文件
希望有帮助 这是最基本的。请在其他地方研究这些-堆栈溢出不存在，无法教授developemt的基础知识。