For loop 用于VHDL中的循环

我不熟悉VHDL，对语法也很不熟悉。 我正在32位加法器中实例化一个2位全加器，我想知道如何使用“for循环”，而不是在下面的代码段中重复端口映射：

architecture Adder_4bit_Impl of adder_4bit is
    component fullAdder is
        Port (
            a   :in std_logic;
            b   :in std_logic;
            cin :in std_logic;
            sum :out std_logic;
            cout:out std_logic
            );
    end component;
    signal wire: std_logic_vector (3 downto 0);
begin
    p1: fullAdder port map(a_in(0), b_in(0), c_in, result(0), wire(0));
    p2: fullAdder port map(a_in(1), b_in(1), wire(0), result(1), wire(1));
    p3: fullAdder port map(a_in(2), b_in(2), wire(1), result(2), wire(2));
    p4: fullAdder port map(a_in(3), b_in(3), wire(2), result(3), c_out);
end Adder_8bit_Impl;

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它被称为for generate语句，是generate语句的子类（并发语句，而带有for迭代方案的循环语句是顺序语句）。提供一个不带generate语句的加法器。你也可以试着自己去实现它。参见IEEE标准1076-2008 11。8生成语句。看这里：和这里：（参见“要生成的扩展”一节）。在这个实例中，生成语句实际上不需要任何新的-2008特性。它可以通过一个for generate语句完成。请注意，架构名称与架构正文结束语句中的架构名称不匹配<代码>体系结构加法器4bit的加法器4bit的Impl是与

端加法器8bit的ImplIEEE Std 1076-2008 3.3体系结构主体，3.3.1如果一个简单的名称出现在一个体系结构主体的末尾，它将重复该体系结构主体的标识符。@user1155120 true。只是想提供更多信息的链接。