Map VHDL将多个std_逻辑_向量输出分组为一个std_逻辑_向量

我必须通过聚合我已经设计的8个4位ALU来设计一个32位ALU。我搞不懂的是如何获取8个4位信号，并将它们链接到32位ALU的32位信号

我想这样说（对于最低的4位ALU）：

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其中“A”和“B”是ALU的两个参数，“result”是32位输出。测试这一点会使所有结果位都未定义。我已经测试了4位ALU，没有这样的问题。

猜猜看：您是否对4位ALU的输入进行了错误处理，并将Cin之类的内容绑定到未定义的信号

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如果您希望得到一些帮助，而不是一些有经验的猜测，那么您必须发布更多的代码。

这已经足够接近了。错误似乎与提供用于测试设计的测试台有关。我想寓意是，永远不要相信别人给你的密码。

  a0: four_bit_ALU port map(A      => A(3 downto 0), 
                            B      => B(3 downto 0), 
                            Cin    => sub, 
                            Less   => l, 
                            Cout   => c(0), 
                            Result => result(3 downto 0), 
                            OP     => m);