System verilog 如何在systemVerilog中编写D触发器

我目前正在SystemVerilog中设计计数器，我不确定如何设计D-flip模块

一个触发器是由合成工具对在一个始终\u ff过程中分配的所有信号推断出来的

因此，如果您正在设计一个8b计数器，您会写：

logic [7:0] cnt;
always_ff @ (posedge clk or negedge rst_n) begin : proc_cnt
  if(!rst_n) cnt <= 0;
  else cnt <= cnt + 1;
end

---

硬件设计应基于自己的逻辑。。此外，做一个简单的谷歌搜索可能会有所帮助。关于异步正沿触发D-ff，请参阅。如果专业工程师正在设计计数器，他们不会设计触发器模块。它们将在一个更高、更抽象的层次上进行设计，即所谓的寄存器传输层次或RTL。你确定要设计触发器模块吗？我正在尝试用systemverilog和d触发器芯片设计计数器。这是am电气工程课的。