System verilog 错误(10686):文件.sv处的SystemVerilog错误(8):InstAddress具有聚合值
我正在尝试编译以下SystemVerilog,得到以下错误“error(10686):InstRom.sv处的SystemVerilog错误(8):InstAddress有一个聚合值。” 我做错了什么?InstAddress是一个位的未打包数组,而不是位向量(即压缩数组)。这同样适用于InstOut。将声明更改为System verilog 错误(10686):文件.sv处的SystemVerilog错误(8):InstAddress具有聚合值,system-verilog,System Verilog,我正在尝试编译以下SystemVerilog,得到以下错误“error(10686):InstRom.sv处的SystemVerilog错误(8):InstAddress有一个聚合值。” 我做错了什么?InstAddress是一个位的未打包数组,而不是位向量(即压缩数组)。这同样适用于InstOut。将声明更改为 input logic [A-1:0] InstAddress, output logic [W-1:0] InstOut 而且您的代码应该可以工作。由于instr\u rom的宽度
input logic [A-1:0] InstAddress,
output logic [W-1:0] InstOut
而且您的代码应该可以工作。由于
instr\u rom
的宽度为W-1:0
,因此目标变量InstOut
必须是压缩数组。声明它为输出逻辑[W-1:0]InstOut
。我已经按照您的建议进行了更新,但仍然收到相同的错误。请发布更新后的代码。
input logic [A-1:0] InstAddress,
output logic [W-1:0] InstOut