系统Verilog测试台：对时钟信号应用初始时间偏移_Verilog_System Verilog

系统Verilog测试台：对时钟信号应用初始时间偏移

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如果我的时钟信号每40ns切换一次，但我希望它仅在特定延迟后（比如15ns）才开始切换，那么如何使用verilog testbench进行切换

initial begin
    clock = 0;
    #15ns;
    forever #40ns clock = ~clock;
end