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关于verilog中的常数

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关于verilog中的常数,verilog,Verilog,我正在浏览一段verilog代码，遇到了以下问题 abet_val<=strt?{{12 -1{1'b0}}, write_rly}:{{12 -1{1'b0}}, 1'b1}; abet\u val它是{11'b0}、write\u rly和12'b1之间的多路复用器。当strt为1时，您选择第一个选项，当它为0时，您获得第二个输出 {}这是串联运算符，意味着将它们组合起来，形成一个可能重复的数字：…请注意，“12-1”在两个位置都作为表达式计算，因此它是“11”。

我正在浏览一段verilog代码，遇到了以下问题

abet_val<=strt?{{12 -1{1'b0}}, write_rly}:{{12 -1{1'b0}}, 1'b1};

abet\u val它是
{11'b0}、write\u rly
和
12'b1
之间的多路复用器。当strt为1时，您选择第一个选项，当它为0时，您获得第二个输出


{}这是串联运算符，意味着将它们组合起来，形成一个可能重复的数字：…请注意，“12-1”在两个位置都作为表达式计算，因此它是“11”。