混合VHDL&；Verilog设计：哪些免费模拟和/或合成工具？

我正在使用VHDL和Verilog IP开发混合hdl设计

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如果我的目标FPGA供应商还没有被选中，我可以使用哪个工具来免费模拟和合成它？我不认为有任何免费的模拟器可以进行混合语言设计。也许Xilinx isim可以实现混合语言，但您只能模拟针对Xilinx的设计（有关更多详细信息，请阅读许可协议）

更多免费模拟器：

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FPGA供应商提供免费的合成工具。也就是说：对于较小的FPGA芯片，是免费的。

Xilinx ISIM当然可以进行混合语言模拟。上次我经常使用它时，有一些限制：我只能将Verilog内存模型添加到VHDL设计的顶层，而不能添加到子级（表示SODIMM模块），并且存在一些愚蠢的端口连接错误，现在可能已经修复

避免使用Xilinx IP，它将模拟供应商中立的代码，尽管在技术上可能违反许可协议

合成后的网络列表可以是任意一种语言，但如果您的内存模型仅在Verilog中可用，并且您的测试台是VHDL，那么这没有多大帮助…

Icarus Verilog-

我为模拟混合信号（使用Spice/Gnucap）创建的代码中有一个vvp_嵌入式分支。如果有人愿意帮忙，我可能会尝试集成一个VHDL模拟器

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就我个人而言，我认为VHDL是一种糟糕的语言，在很多方面都会失败，所以我通常避免使用它。

事实上，对于功能模拟，来自Xilinx的ISim是ModelSim的替代品，支持混合hdl模拟。但是在合成之后，我们不能使用任何厂商的模拟器吗？合成产生的设计文件不是独立于Verilog或VHDL的，你能确认吗？我不明白你为什么要在选择目标FPGA之前进行合成后仿真。如果你能联系你当地的FAE并购买一台像样的模拟器，似乎可以为自己节省很多精力（和金钱）。不，当然，在选择FPGA技术后，我会在合成后模拟我的设计。我只是尽可能地评估混合hdl设计的影响。然后，我是否能够在任何供应商模拟器上对我的混合hdl设计进行后期合成模拟？