Vhdl 测试台模拟错误：预期长度为32；实际长度为4

我试图在Modelsim上编译我的测试台，但它不起作用，出现以下错误：

**错误：C:/Users/Ariane/Documents/faculdade/SD/Comparidor-4/tb_Comparidor.vhd（24）：（vcom-1272）预期长度为32；实际长度为4

以及我的测试台代码：

library IEEE;
use IEEE.STD_LOGIC_1164.all;
use ieee.numeric_std.all;
entity tb_comparador is
end tb_comparador;

architecture teste of tb_comparador is

component comparador is
port (    x, y     : in std_logic_vector(31 downto 0);
AeqB, AgtB, AltB : out std_logic ) ;
end component;

signal A, B: std_logic_vector(31 downto 0);
signal AeqB, AgtB, AltB :  std_logic;

begin


instancia_comparador: comparador port map(x=>A,y=>B);
A <= x"0", x"3" after 20 ns, x"2" after 40 ns, x"4" after 60 ns;
B <= x"0", x"4" after 10 ns, x"3" after 30 ns, x"1" after 50 ns;

AeqB <= '1' when A = B else '0' ;
AgtB <= '1' when A > B else '0' ;
AltB <= '1' when A < B else '0' ;
end teste;

IEEE库；
使用IEEE.STD_LOGIC_1164.all；
使用ieee.numeric_std.all；
实体tb_比较数据为
结束结核病比较；
tb_Comparidor的架构测试是
组件比较器是
端口（x，y：标准逻辑向量（31到0）；
AeqB、AgtB、AltB：输出标准逻辑）；
端部元件；
信号A、B：标准逻辑向量（31向下至0）；
信号AeqB、AgtB、AltB:std_逻辑；
开始
instancia_Comparidor:Comparidor端口图（x=>A，y=>B）；
A文本
x“0”
，
x“3”
等为4位宽，而
A
和
B
为32位宽。VHDL不会自动加宽
标准逻辑向量
。您可以对32位文本使用
x“00000003”
，或者，如果您使用的是VHDL2008，则只需
32x“3”
文本
x“0”
，
x“3”
等为4位宽，而
A
和
B
为32位宽。VHDL不会自动加宽
标准逻辑向量
。您可以对32位文本使用
x“00000003”
，或者，如果您使用的是VHDL2008，如果基本说明符是O、UO或SO（分别是x、UX或SX），则只使用
32x“3”
IEEE Std 1076-2008位字符串文本），扩展位值是通过将简化位值的每个字符替换为三个（分别为四个）字符的序列而获得的字符串……”。“位字符串文字的长度是其字符串文字值的长度。如果位字符串文字包含紧跟在基说明符之前的整数，则位字符串文字的长度是整数的值。否则，长度是扩展位值中的字符数。”14.7模型的执行，14.7.3.4信号更新“对于标量信号S，驱动值和有效值均应属于信号的子类型。对于复合信号R，对R的子类型进行隐式子类型转换；对于R的每个元素，驱动值和有效值中应有一个匹配元素，反之亦然。”IEEE Std 1076-2008位字符串文字“如果基本说明符为O、UO或SO（分别为X、UX或SX），则扩展位值是通过将简化位值的每个字符替换为三个（分别为四个）字符的序列而获得的字符串……”。“位字符串文字的长度是其字符串文字值的长度。如果位字符串文字包含紧跟在基说明符之前的整数，则位字符串文字的长度是整数的值。否则，长度是扩展位值中的字符数。”14.7模型的执行，14.7.3.4信号更新“对于标量信号S，驱动值和有效值均应属于信号的子类型。对于复合信号R，对R的子类型进行隐式子类型转换；对于R的每个元素，驱动值和有效值中应有一个匹配元素，反之亦然。”