dflipflop的VHDL测试台

dflipflop的VHDL测试台,vhdl,Vhdl,我是vhdl新手,我一直在尝试为d触发器编写测试台和一个缓冲区,该缓冲区允许我根据缓冲区在测试仪上写入dflipflop的输出,但我无法更改测试台中输入的值。您能帮助我吗。这是我的vhdl代码和测试平台 library IEEE; use IEEE.STD_LOGIC_1164.ALL; entity Dflipflop1 is port ( D0_in,EN_low,in4 :in std_logic; q :out std_logic ); end entity D

我是vhdl新手,我一直在尝试为d触发器编写测试台和一个缓冲区,该缓冲区允许我根据缓冲区在测试仪上写入dflipflop的输出,但我无法更改测试台中输入的值。您能帮助我吗。这是我的vhdl代码和测试平台

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
entity Dflipflop1 is 
   port
  ( D0_in,EN_low,in4 :in std_logic;
     q :out std_logic
  );
end entity Dflipflop1;
architecture Dff of Dflipflop1 is 
begin 
 process(D0_in,EN_low,in4)
begin 
 if (in4 = '1' and EN_low = '0') then 
        q <= D0_in;
else
   q <= '0';
end if ;
    end process;
end architecture Dff;

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity tribuffer1 is 
   port
  ( in1_b,in2_b :in std_logic;
     out_b :out std_logic
  );
end entity tribuffer1;

architecture tbf of tribuffer1 is 
begin 
 process(in1_b,in2_b)
begin 
 if (in1_b = '0') then 
   out_b <= in2_b;
else 
   out_b <= 'Z';
end if ;
end process;
 end architecture tbf;


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;

entity pin11 is
port 
(
RD,RESET,EN_low,WR,CS5A,CS6A,CS7A,D7_in,D6_in,D5_in,D4_in,D3_in,D2_in,D1_in,D0_in: in std_logic;
D0_out,D1_out,D2_out,D3_out,D4_out,D5_out,D6_out,D7_out: out std_logic
--P0,P1,P2,P3,P4,P5: out std_logic_vector (7 downto 0)
);
end entity pin11;

architecture logic of pin11 is
 component Dflipflop1 is 
  port
  ( D0_in,EN_low,in4 :in std_logic;
     q :out std_logic
  );
 end component;
 component tribuffer1 is 
  port   
   ( in1_b,in2_b : in std_logic;
     out_b :out std_logic
   );
 end component;

signal Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18 : std_logic;

begin
D1 : Dflipflop1 port map(RD,EN_low,'1',Q1);
D2 : Dflipflop1 port map(WR,En_low,'1',Q4);
-----D0 pin------------
D0_R : Dflipflop1 port map(D0_in,EN_low,RESET,Q2);
B0_R : tribuffer1 port map(Q1,Q2,D0_out);
---- D1 pin--------
D1_R : Dflipflop1 port map(D1_in,EN_low,RESET,Q5);
B1_R : tribuffer1 port map(Q1,Q5,D1_out);
---- D2 pin--------
D2_R : Dflipflop1 port map(D2_in,EN_low,RESET,Q7);
B2_R : tribuffer1 port map(Q1,Q7,D2_out);
---- D3 pin--------
D3_R : Dflipflop1 port map(D3_in,EN_low,RESET,Q9);
B3_R : tribuffer1 port map(Q1,Q9,D3_out);
---- D4 pin--------
D4_R : Dflipflop1 port map (D4_in,EN_low,RESET,Q11);
B4_R : tribuffer1 port map(Q1,Q11,D4_out);
---- D5 pin--------
D5_R : Dflipflop1 port map(D5_in,EN_low,RESET,Q13);
B5_R : tribuffer1 port map(Q1,Q13,D5_out);
---- D6 pin--------
D6_R : Dflipflop1 port map(D6_in,EN_low,RESET,Q15);
B6_R : tribuffer1 port map(Q1,Q15,D6_out);
---- D7 pin--------
D7_R : Dflipflop1 port map(D7_in,EN_low,RESET,Q17);
B7_R : tribuffer1 port map(Q1,Q17,D7_out);
end architecture logic;

architecture logic of pin11 is
 component Dflipflop1 is 
  port
  ( D0_in,EN_low,in4 :in std_logic;
     q :out std_logic
  );
 end component;
 component tribuffer1 is 
  port   
   ( in1_b,in2_b : in std_logic;
     out_b :out std_logic
   );
 end component;

signal Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13,Q14,Q15,Q16,Q17,Q18 : std_logic;

begin
D1 : Dflipflop1 port map(RD,EN_low,'1',Q1);
D2 : Dflipflop1 port map(WR,En_low,'1',Q4);
-----D0 pin------------
D0_R : Dflipflop1 port map(D0_in,EN_low,RESET,Q2);
B0_R : tribuffer1 port map(Q1,Q2,D0_out);
---- D1 pin--------
D1_R : Dflipflop1 port map(D1_in,EN_low,RESET,Q5);
B1_R : tribuffer1 port map(Q1,Q5,D1_out);
---- D2 pin--------
D2_R : Dflipflop1 port map(D2_in,EN_low,RESET,Q7);
B2_R : tribuffer1 port map(Q1,Q7,D2_out);
---- D3 pin--------
D3_R : Dflipflop1 port map(D3_in,EN_low,RESET,Q9);
B3_R : tribuffer1 port map(Q1,Q9,D3_out);
---- D4 pin--------
D4_R : Dflipflop1 port map (D4_in,EN_low,RESET,Q11);
B4_R : tribuffer1 port map(Q1,Q11,D4_out);
---- D5 pin--------
D5_R : Dflipflop1 port map(D5_in,EN_low,RESET,Q13);
B5_R : tribuffer1 port map(Q1,Q13,D5_out);
---- D6 pin--------
D6_R : Dflipflop1 port map(D6_in,EN_low,RESET,Q15);
B6_R : tribuffer1 port map(Q1,Q15,D6_out);
---- D7 pin--------
D7_R : Dflipflop1 port map(D7_in,EN_low,RESET,Q17);
B7_R : tribuffer1 port map(Q1,Q17,D7_out);
end architecture logic;
IEEE库;
使用IEEE.STD_LOGIC_1164.ALL;
实体Dflipflop1是
港口
(D0_in,EN_low,in4:标准逻辑中;
q:输出标准逻辑
);
结束实体Dflipflop1;
Dflipflop1的架构Dff为
开始
过程(D0_英寸、EN_低、in4)
开始
如果(in4='1'和EN_low='0'),则

q您将永远不会在
中的
D4_到
中的
D7_上看到第二组值,因为在这些信号上驱动新值后,模拟会立即停止。添加
等待5ns如何(或类似代码)位于此行之间:

  D7_in <= '1';
wait;
wait;