Assembly 英特尔内存型号是否使SFENCE和LFENCE冗余？
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- 门店不会与其他门店一起重新订购
- 货物不会与其他货物一起重新订购
我曾看到有人声称，由于英特尔内存型号的原因，在x86-64上SFENCE是冗余的，但从来没有看到LFENCE。上述内存模型规则是否使指令冗余？对，LFENCE和SFENCE在普通代码中没有用处，因为x86的常规存储的获取/释放语义使它们冗余，除非您使用其他特殊指令或内存类型 对于正常的无锁代码来说，唯一重要的屏障是来自
lockxchgmovmfence杰夫·普雷辛（Jeff Preshing）的文章描述了巴托斯（Bartosz）在博文中谈到的同一个案例，其中你需要一个像MFENCE这样的存储负载屏障。只有MFENCE可以；不能用SFENCE+LFENCE构造MFENCE。（） 如果你在阅读了你发布的链接后有疑问，请阅读杰夫·普雷辛的其他博客文章。他们使我对这个问题有了很好的理解虽然我认为我在Doug Lea的页面上发现了关于SFENCE/LFENCE的小道消息，但通常情况下这是一个不可操作的消息。杰夫的帖子没有考虑NT的加载/存储。
相关的：我的回答和@ BeoO绳le的回答都不错。我在很久以前就写了这个答案，所以部分答案是几年前我的经验不足。我的答案考虑了C++的内部和C++编译时的内存顺序，这与x86 ASM运行时内存排序完全不同。但是你仍然不想<代码>mm_lfence（））
SFENCE仅在使用
movntclflushoptmovntdqaC++中的内存排序及其映射到x86的ASM 几周前，我对此感到好奇，并对最近的一个问题发布了一个相当详细的答案： . 我包括了很多关于C++内存模型和硬件内存模型的链接。
如果你用C++编写，使用<代码> STD:：原子是一个极好的方法来告诉编译器你有什么排序要求，所以它不会在编译时重新排序你的内存操作。您可以而且应该在适当的情况下使用较弱的release或acquire语义，而不是默认的顺序一致性，这样编译器就不必在x86上发出任何屏障指令。它只需要保持行动在源头的秩序
在弱有序体系结构（如ARM、PPC或带有movnt的x86）上，在写入缓冲区和设置标志以指示数据就绪之间需要一条StoreStore barrier指令。此外，读取器需要在检查标志和读取缓冲区之间执行加载屏障指令 不算movnt，x86已经在每个负载之间设置了负载屏障，并且在每个存储之间设置了StoreStore屏障。（还保证LoadStore订购）
MFENCElocklock add[esp]，否则0loadNT/LFENCE/storeNTERMSB字符串操作 有趣的事实#2（感谢
@EOFrep stos/movsb