Bind 在SystemVerilog中绑定检查器

我想将checker构造绑定到VHDL模块（在QuestaSim中），以确保某些验证属性，而不必声明和绑定更复杂的模块/接口/代理结构。 无需进一步说明，我将向您展示我使用的示例代码：

module verification_top();
  ...
  bind dut_wrapper.dut test_checker tc();
  ...
endmodule

checker test_checker();
  ...
endchecker

vopt错误为：

**错误：src/tb_vtop.sv（210）：未能在绑定的目标“dut_包装器”内实例化检查器“test_checker”。
优化失败

绑定模块和接口在相同的测试台、语法和工具下工作良好

据我所知，1800-2012 LRM 23.11规定可以在模块内绑定检查程序。我想询问一下集体知识：这是一个与工具相关的限制（不受支持的构造），还是对检查者有一个能够绑定的特殊要求。我查阅了MG的QuestaSim用户手册和命令参考手册，但通常未提及checker和bind结构

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我知道我有几个解决方案，这个问题与checker构造本身有关，因为我以前从未使用过它。

在类中有并发断言是非法的。 最好的选择是使用checker或在接口中编写断言，或者在绑定到t的模块（或checker）中编写断言。

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Ben Cohen systemverilog.us

在类中有并发断言是非法的。 最好的选择是使用checker或在接口中编写断言，或者在绑定到t的模块（或checker）中编写断言。

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Ben Cohen systemverilog.us

是的，尽管我可以编写一个自定义代理，如果我想选择这种方式，我可以使用即时断言模仿并发断言的意图。是的，尽管我可以编写一个自定义代理，如果我想选择这种方式，我可以使用即时断言模仿并发断言的意图。老实说，我想你只是在开玩笑。我想你的工作是必须的。是的，我也有同感。谢谢您的评论。：）你为什么不使用一个模块而不是一个检查器呢？老实说，我认为你只是在挑战极限。我想你的工作是必须的。是的，我也有同感。谢谢您的评论。：）为什么不使用模块而不是检查器？