Bit manipulation 用VHDL赋值

我陷入了困境。
我喜欢这种类型的二进制代码。（实际上我有10行数据，但这里我只显示3行）

10000110010100000111

111000011101010000111

100000000011110000010

现在我想把每一行分配给输出1，输出2，输出3（比如说）

基本上，我是从一个文本文件中读取这种类型的数据，我想将每一行分配给数组类型变量

我们怎么能用VHDL实现呢。任何建议。谢谢

实体e是
entity e is
port( output1 : out std_logic_vector(22 downto 0));
end entity

architecture rtl of e is
begin
  output1 <= "1000011100101000001111";
end architecture;

端口（输出1：输出标准逻辑向量（22向下至0））；
终端实体
e-is的rtl体系结构
开始
输出1您需要的是一个标准逻辑文本包或类似的东西


这里展示了一个很好的示例，说明了如何做到这一点：