If statement “怎么做？”；如果；在verilog中使用寄存器？_If Statement_Verilog

If statement “怎么做？”；如果；在verilog中使用寄存器？

if-statement verilog

If statement “怎么做？”；如果；在verilog中使用寄存器？,if-statement,verilog,If Statement,Verilog,a=reg[3:0]。 “a”的哪些值在“if（a）”中返回true？。在先前的格式中，“如果”检查寄存器a的哪个单元格？。它是否只为a=0000返回0，或者如果（a）=0，是否有其他值为a，如果a是reg[3:0]，它在if语句中计算为false，只有当a==4'b0000时，如果a中的任何位是x或z，则if（a）语句也将为false。

a=reg[3:0]。 “a”的哪些值在“if（a）”中返回true？。在先前的格式中，“如果”检查寄存器a的哪个单元格？。

它是否只为a=0000返回0，或者如果（a）=0，是否有其他值为a，如果

是

reg[3:0]

，它在

if

语句中计算为

false

，只有当

a==4'b0000

时，如果

中的任何位是

或

，则

if（a）

语句也将为false。