是否有支持SystemVerilog类行覆盖的工具/模拟器？_Verilog_System Verilog

是否有支持SystemVerilog类行覆盖的工具/模拟器？

verilog system-verilog

是否有支持SystemVerilog类行覆盖的工具/模拟器？,verilog,system-verilog,Verilog,System Verilog,我有一些用于SystemVerilog组件的自测试代码，我希望确保我的测试涵盖所有内容，特别是类中的失败案例。我所需要的只是行/分支覆盖，就像其他面向对象语言（如Java）通常使用的一样我尝试使用VCS（2012.06版）覆盖，发现它对SystemVerilog的支持有限，不支持SystemVerilog类的任何覆盖。是否有任何模拟器或工具支持此功能？我认为，或覆盖范围可以满足您的需要。老实说，它看起来也有缺陷，所以可能其他工具也有同样的缺陷？我想，或者覆盖范围可以满足您的需要。老实说，它看起

我有一些用于SystemVerilog组件的自测试代码，我希望确保我的测试涵盖所有内容，特别是类中的失败案例。我所需要的只是行/分支覆盖，就像其他面向对象语言（如Java）通常使用的一样

我尝试使用VCS（2012.06版）覆盖，发现它对SystemVerilog的支持有限，不支持SystemVerilog类的任何覆盖。是否有任何模拟器或工具支持此功能？

我认为，或覆盖范围可以满足您的需要。老实说，它看起来也有缺陷，所以可能其他工具也有同样的缺陷？

我想，或者覆盖范围可以满足您的需要。老实说，它看起来也有缺陷，所以可能其他工具也有同样的缺陷？

SpringSoft的Certude工具（刚刚由Synopsys购买）是一种检查测试台有效性的工具。它本质上分析了测试台代码的覆盖率，并做了更多的工作

2012/08/25

在另行通知之前，答案是：

不，没有支持SystemVerilog类线路覆盖的工具/模拟器。

2012/08/25

在另行通知之前，答案是：

不，没有支持SystemVerilog类的行覆盖的工具/模拟器。

我在MentorQuestasim模拟器中尝试了这一新功能。他们在Modelsim/Questa 10.2上实现了SV（systemverilog）类代码覆盖
要在systemverilog文件/类中激活该功能，您需要：
例如：

vlog +cover my_design.sv vsim –voptargs=+acc –coverage mydesign

vcover可采用以下规格。当未提及规格时，+vcover等同于“+vcover=bcesft”
b-收集分支机构统计数据
收集条件统计数据。仅收集FEC统计信息，除非指定了-coverudp
e-Collect表达式统计信息，仅收集FEC统计信息，除非指定了-coverudp
收集语句统计信息
t-收集切换统计信息。如果在别处指定了“x”，则重写
x-收集扩展切换统计信息。如果在其他地方指定了“t”，则此项优先

f-收集有限状态机统计数据。
我在MentorQuestasim模拟器中尝试了这一新功能。他们在Modelsim/Questa 10.2上实现了SV（systemverilog）类代码覆盖
要在systemverilog文件/类中激活该功能，您需要：
例如：

vlog +cover my_design.sv vsim –voptargs=+acc –coverage mydesign

vcover可采用以下规格。当未提及规格时，+vcover等同于“+vcover=bcesft”
b-收集分支机构统计数据
收集条件统计数据。仅收集FEC统计信息，除非指定了-coverudp
e-Collect表达式统计信息，仅收集FEC统计信息，除非指定了-coverudp
收集语句统计信息
t-收集切换统计信息。如果在别处指定了“x”，则重写
x-收集扩展切换统计信息。如果在其他地方指定了“t”，则此项优先

收集有限状态机统计信息。
我找到了，但我自己没有使用它。它是开源的，这是一个加号，但似乎从2010年开始就没有开发过…：-/
我找到了，但我自己没用过。它是开源的，这是一个加号，但似乎从2010年开始就没有开发过…：-/
你说的“风投也有”是什么意思？我用他们的线路覆盖率运行，我的SystemVerilog课程没有覆盖。此外，我还查阅了他们的覆盖文档，其中明确指出不支持SystemVerilog类的覆盖范围。我的意思是，我给出的链接“暗示”了覆盖范围的“完整”覆盖范围，与Aldec和Modelsim的覆盖范围大致相同，因此可能它们也不满足您的需要。对不起，我不是很清楚！你说的“风投也有”是什么意思？我用他们的线路覆盖率运行，我的SystemVerilog课程没有覆盖。此外，我还查阅了他们的覆盖文档，其中明确指出不支持SystemVerilog类的覆盖范围。我的意思是，我给出的链接“暗示”了覆盖范围的“完整”覆盖范围，与Aldec和Modelsim的覆盖范围大致相同，因此可能它们也不满足您的需要。对不起，我不是很清楚！通过查看Certude网页，Certude的主要功能似乎是将故障注入RTL，并确保您的测试台捕捉到这些故障。在我的例子中，我没有任何RTL（除了一些空的RTL占位符文件）——我的组件都是SystemVerilog。我希望确保SystemVerilog组件类的SystemVerilog测试涵盖所有内容。@Victorb:你说得对。“确定”假设您拥有RTL设计；我认为它在这种情况下对您没有帮助。通过查看Certude网页，Certude的主要功能似乎是将故障注入RTL，并确保您的测试台捕捉到这些故障。在我的例子中，我没有任何RTL（除了一些空的RTL占位符文件）——我的组件都是SystemVerilog。我希望确保SystemVerilog组件类的SystemVerilog测试涵盖所有内容。@Victorb:你说得对。“确定”假设您拥有RTL设计；我认为在这种情况下它对你没有帮助。那再也不是事实了。请看我在这条线上的答案。Questasim 10.2支持SystemVerilog类的代码/行覆盖率，但事实并非如此。请看我在这条线上的答案。Questasim 10.2支持SystemVerilog的代码/线路覆盖