System verilog UVM中的参数化类声明错误_System Verilog_Modelsim_Uvm_Questasim_Synopsys Vcs

System verilog UVM中的参数化类声明错误

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我试图使用从uvm_对象扩展的参数化类

class som_util #(int entry_w=2) extends uvm_object;
 `uvm_object_utils(som_util)
 "Some other static functions using the parameterized variables"
endclass

当我使用这个实用程序函数在IUS上运行测试时，它会编译，整个测试也会通过。但在VCS上，它抱怨标识符“entry_w”未定义

可能的原因是什么？

必须使用

UVM\u object\u param\u utils

宏注册UVM中的参数化类，如下所示：

 `uvm_object_param_utils(som_util#(entry_w))

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