System verilog 合并关联数组

假设我有两个关联数组，有没有一种方法可以使用类似串联运算符的东西来合并它们？我试过这个，但不起作用：

module tb;
  initial begin
    int a[int] = '{1:1, 2:2};
    int b[int] = '{3:3, 4:4};
    $display("a = ", a);
    $display("b = ", b);
    b = {a,b};
    $display("b = ", b);
  end
endmodule

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我知道我可以迭代it并赋值，但如果可行的话，我基本上是在寻找一个单行程序。我在LRM中找不到任何内容。

不，LRM明确地将关联数组从数组连接部分10.10中排除

任何其他类型的目标（包括关联阵列）应为 非法的

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使用任何类型的铸造也是违法的。您将有一个foreach循环。

不，LRM明确地将关联数组从数组连接部分10.10中排除

任何其他类型的目标（包括关联阵列）应为 非法的

使用任何类型的铸造也是违法的。您将有一个foreach循环