System verilog SystemVerilog数组索引

我有这样一个模块：

module ArrayTest(input logic clk, [9:0] sindex, output shortint OBYTE);
shortint ima_step_table[89] = { 
    7, 8, 9, 10, 11, 12, 13, 14, 16, 17, 
    19, 21, 23, 25, 28, 31, 34, 37, 41, 45, 
    50, 55, 60, 66, 73, 80, 88, 97, 107, 118, 
    130, 143, 157, 173, 190, 209, 230, 253, 279, 307,
    337, 371, 408, 449, 494, 544, 598, 658, 724, 796,
    876, 963, 1060, 1166, 1282, 1411, 1552, 1707, 1878, 2066, 
    2272, 2499, 2749, 3024, 3327, 3660, 4026, 4428, 4871, 5358,
    5894, 6484, 7132, 7845, 8630, 9493, 10442, 11487, 12635, 13899, 
    15289, 16818, 18500, 20350, 22385, 24623, 27086, 29794, 32767 
};
initial begin
    OBYTE <= -1;
end

always@ (posedge clk) begin
    OBYTE = ima_step_table[sindex];
end
endmodule

模块阵列测试（输入逻辑时钟，[9:0]sindex，输出shortint OBYTE）；
shortint ima_step_表[89]={
7, 8, 9, 10, 11, 12, 13, 14, 16, 17, 
19, 21, 23, 25, 28, 31, 34, 37, 41, 45, 
50, 55, 60, 66, 73, 80, 88, 97, 107, 118, 
130, 143, 157, 173, 190, 209, 230, 253, 279, 307,
337, 371, 408, 449, 494, 544, 598, 658, 724, 796,
876, 963, 1060, 1166, 1282, 1411, 1552, 1707, 1878, 2066, 
2272, 2499, 2749, 3024, 3327, 3660, 4026, 4428, 4871, 5358,
5894, 6484, 7132, 7845, 8630, 9493, 10442, 11487, 12635, 13899, 
15289, 16818, 18500, 20350, 22385, 24623, 27086, 29794, 32767 
};
初始开始
OBYTE我认为如何将数组建模和初始化为循环表取决于合成工具对SystemVerilog的支持程度。在SystemVerilog中，我会在
ima\u step\u表
中声明为
参数
或
常量
，以指示它永远不会被写入。但是许多合成工具仍然只支持Verilog-1995语法，它只允许您选择
initial
块来初始化数组。Verilog-2001增加了变量声明初始化，但不适用于数组。SystemVerilog添加了数组文字，并且能够将数组声明为
参数
或
常量
将数组初始化设置为初始值已经奏效，但如果有人能解释这一区别，我仍然很感激。