System verilog 我们如何在使用NCSIM运行模拟时添加功能覆盖_System Verilog_Uvm_Cadence

System verilog 我们如何在使用NCSIM运行模拟时添加功能覆盖

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System verilog 我们如何在使用NCSIM运行模拟时添加功能覆盖,system-verilog,uvm,cadence,System Verilog,Uvm,Cadence,我正在尝试使用Cadence的NC工具运行覆盖率回归。我可以看到RTL的覆盖范围，但记分板上的功能覆盖范围缺失。如何将此记分板添加到NCSIM参数中的covdut选项？记分板包含封面组。默认情况下，Incisive不收集功能性封面。您需要使用编译时-covfile选项启用它，指定选择功能另外，在源代码中，您必须在所有CoverGroup上显式调用sample函数（这适用于所有模拟器）。这是一个UVM记分板吗？是的，它是UVM记分板。我正在使用IMC查看它。没有，没有任何警告信息。非常感谢！我已

我正在尝试使用Cadence的NC工具运行覆盖率回归。我可以看到RTL的覆盖范围，但记分板上的功能覆盖范围缺失。如何将此记分板添加到NCSIM参数中的

covdut

选项？记分板包含封面组。

默认情况下，Incisive不收集功能性封面。您需要使用编译时

-covfile

选项启用它，指定

选择功能

另外，在源代码中，您必须在所有CoverGroup上显式调用

sample

函数（这适用于所有模拟器）。

这是一个UVM记分板吗？是的，它是UVM记分板。我正在使用IMC查看它。没有，没有任何警告信息。非常感谢！我已经在VCS模拟中使用了这些覆盖点，没有任何问题，所以覆盖点的触发是可以的。下面是我为使其在NC中工作所做的操作：1）在ccf文件中添加select_函数2）添加选项；在covergroup声明中，您还可以说irun-coverage a。。。这样，您就不用使用任何额外的文件，而是将所有内容都放在编译脚本中的一个位置。