Indexing 索引的循环左移-verilog

我想连接两个模块，以便 输出模块1[i]->输入模块2[circular\u shift\u left（i）]

例如：

output_module1[100] --> input_module2[001] // (output no. 5 to input no. 2)

output_module1[011] --> input_module2[110] // (output no. 4 to input no. 7)

两个模块的长度都是通用的

在verilog中实现它最有效（最简单）的方法是什么

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谢谢。

进行循环移位的最简单方法可能是组合零件选择运算符和串联运算符

wire [7:0] in;
wire [7:0] out;

assign out = {in[6:0], in[7]};

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进行循环移位的最简单方法可能是组合零件选择运算符和串联运算符

wire [7:0] in;
wire [7:0] out;

assign out = {in[6:0], in[7]};

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欢迎来到SO！您已经尝试过什么？输出模块1的宽度是二的幂吗？否则，不能保证

i

和

循环左移（i）

都在向量内。欢迎使用SO！您已经尝试过什么？输出模块1的宽度是二的幂吗？否则，不能保证

i

和

循环左移（i）

都在向量内。