Logic Verilog门定义差异_Logic_Verilog_Hdl

Logic Verilog门定义差异

logic verilog

Logic Verilog门定义差异,logic,verilog,hdl,Logic,Verilog,Hdl,这是Verilog上的两类半加法器定义他们之间有区别吗？我应该选择哪一个？为什么? 半加法器1 xor(s,x1,x2); and(c,x1,x2); 半加法器2 assign s=x1^x2; assign c=x1&x2; 第一个模型称为结构模型，使用门级原语。第二个称为RTL模型（寄存器传输级别）。这两种型号都是完全可综合的，可能产生完全相同的硬件尽管如此，RTL建模更接近高级编程语言，因此对人类来说更具可读性。此外，它还将门抽象为算术/逻辑运算符，使综合工具能够更灵活地

这是Verilog上的两类半加法器定义

他们之间有区别吗？我应该选择哪一个？为什么?

半加法器1

xor(s,x1,x2);
and(c,x1,x2);

半加法器2

assign s=x1^x2;
assign c=x1&x2;

第一个模型称为结构模型，使用门级原语。第二个称为RTL模型（寄存器传输级别）。这两种型号都是完全可综合的，可能产生完全相同的硬件

尽管如此，RTL建模更接近高级编程语言，因此对人类来说更具可读性。此外，它还将门抽象为算术/逻辑运算符，使综合工具能够更灵活地选择合适的门

另一方面，如果您有电路原理图并希望将其直接转换为HDL，则门级更合适