Mips Xilinx设计的最小时钟周期随着输入的变化而变化

我使用VHDL在Xilinx中设计了一个MIPS单周期处理器。抽象设计基于Patterson和Hennessy book提供的理论。在完成设计后，我运行了一些组装代码来检查它的功能，并给出了预期的结果。 我的问题是设计总结报告（“.SYR”文件）中的“时间总结”。 每次我更改存储在指令存储器（即我的ROM）中的汇编代码时，单周期处理器的最小时钟周期都会不断更改。我不太明白原因是什么

Timing Summary: --------------- Speed Grade: -4 Minimum period: 17.561ns (Maximum Frequency: 56.945MHz) Minimum input arrival time before clock: No path found Maximum output required time after clock: 16.296ns Maximum combinational path delay: No path found Timing Detail: -------------- All values displayed in nanoseconds (ns) ========================================================================= Timing constraint: Default period analysis for Clock 'clk' Clock period: 17.561ns (frequency: 56.945MHz) Total number of paths / destination ports: 6965792 / 616 ------------------------------------------------------------------------- Delay: 17.561ns (Levels of Logic = 22) Source: MIPS_processor_unit/Datapath_comp/PC_reg/q_5_1 (FF) Destination: MIPS_processor_unit/Datapath_comp/RegF/memory_0_0 (FF) Source Clock: clk rising Destination Clock: clk rising Data Path: MIPS_processor_unit/Datapath_comp/PC_reg/q_5_1 to MIPS_processor_unit/Datapath_comp/RegF/memory_0_0 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 2 0.591 0.622 MIPS_processor_unit/Datapath_comp/PC_reg/q_5_1 >>(MIPS_processor_unit/Datapath_comp/PC_reg/q_5_1) LUT2_L:I0->LO 1 0.704 0.104 Instruction_memory_unit/Mrom_Instruction_out391220_SW0 (N1361) LUT4:I3->O 3 0.704 0.535 Instruction_memory_unit/Mrom_Instruction_out391236_SW0 (N141) LUT4:I3->O 17 0.704 1.051 Instruction_memory_unit/Mrom_Instruction_out391236 (Instruction_tl_s) MUXF5:S->O 2 0.739 0.526 MIPS_processor_unit/Datapath_comp/RegF/mux8_8_f5 (MIPS_processor_unit/Datapath_comp/RegF/mux8_8_f5) LUT4:I1->O 1 0.704 0.000 MIPS_processor_unit/Datapath_comp/ALUSrc_mux/y1_F (N276) MUXF5:I0->O 3 0.321 0.610 MIPS_processor_unit/Datapath_comp/ALUSrc_mux/y1 (MIPS_processor_unit/Datapath_comp/ALU_2nd_input_s) LUT2:I1->O 1 0.704 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_lut (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_lut) MUXCY:S->O 1 0.464 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy) MUXCY:CI->O 1 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy) MUXCY:CI->O 1 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy) MUXCY:CI->O 1 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy) MUXCY:CI->O 1 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy) MUXCY:CI->O 1 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy) MUXCY:CI->O 0 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_cy) XORCY:CI->O 1 0.804 0.424 MIPS_processor_unit/Datapath_comp/ALU_comp/Msub_y_sig_addsub0001_xor (MIPS_processor_unit/Datapath_comp/ALU_comp/y_sig_addsub0001) LUT4:I3->O 1 0.704 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/y_sig_mux0000_f5_G (N237) MUXF5:I1->O 259 0.321 1.334 MIPS_processor_unit/Datapath_comp/ALU_comp/y_sig_mux0000_f5 (Output_address_0_OBUF) RAM32X1S:A0->O 1 1.025 0.499 Data_memory_unit/Mram_data_mem1 (N10) LUT3:I1->O 1 0.704 0.000 inst_LPM_MUX_6 (inst_LPM_MUX_6) MUXF5:I0->O 1 0.321 0.000 inst_LPM_MUX_4_f5 (inst_LPM_MUX_4_f5) MUXF6:I0->O 1 0.521 0.455 inst_LPM_MUX_2_f6 (Read_data_tl_s) LUT3:I2->O 8 0.704 0.000 MIPS_processor_unit/Datapath_comp/WB_mux/y1 (MIPS_processor_unit/Datapath_comp/write_data_s) FDCE:D 0.308 MIPS_processor_unit/Datapath_comp/RegF/memory_0_0 ---------------------------------------- Total 17.561ns (11.401ns logic, 6.160ns route) (64.9% logic, 35.1% route) ========================================================================= 时间安排摘要： --------------- 速度等级：-4 最小周期：17.561ns（最大频率：56.945MHz） 时钟前的最小输入到达时间：未找到路径 时钟后所需的最大输出时间：16.296ns 最大组合路径延迟：找不到路径 时间细节： -------------- 以纳秒（ns）为单位显示的所有值 ========================================================================= 定时约束：时钟“clk”的默认周期分析 时钟周期：17.561ns（频率：56.945MHz） 路径/目标端口总数：6965792/616 ------------------------------------------------------------------------- 延迟：17.561ns（逻辑电平=22） 来源：MIPS_处理器_单元/数据路径_组件/PC_注册表/q_5_1（FF） 目标：MIPS_处理器_单元/数据路径_comp/RegF/内存_0_0（FF） 源时钟：时钟上升 目的地时钟：时钟上升 数据路径：MIPS_处理器_单元/数据路径_comp/PC_reg/q_5_1到MIPS_处理器_单元/数据路径_comp/RegF/memory_0 门网 单元：输入->输出扇出延迟逻辑名称（网络名称） ---------------------------------------- ------------ FDCE:C->Q 2 0.591 0.622 MIPS_处理器单元/数据路径_comp/PC_reg/Q_5_1>>（MIPS_处理器单元/数据路径_comp/PC_reg/Q_5_1） LUT2_L:I0->LO 1 0.704 0.104指令_存储器_单元/Mrom_指令_输出391220_SW0（N1361） LUT4:I3->O3 0.704 0.535指令\内存\单元/Mrom \单元指令\输出391236 \单元SW0（N141） LUT4:I3->O 17 0.704 1.051指令\内存\单元/Mrom \单元指令\输出391236（指令\输出） MUXF5:S->O 2 0.739 0.526 MIPS_处理器单元/数据路径单元/RegF/mux8_8_f5（MIPS_处理器单元/Datapath单元/RegF/mux8_8_f5） LUT4:I1->O1 0.704 0.000 MIPS_处理器_单元/数据路径_comp/ALUSrc_mux/y1_F（N276） MUXF5:I0->O3 0.321 0.610 MIPS_处理器单元/数据路径单元/运算器/运算器控制单元/运算器控制单元mux/y1（MIPS_处理器单元/数据路径单元/运算器第二输入单元） LUT2:I1->O 1 0.704 0.000 MIPS_处理器单元/数据路径_comp/ALU comp/Msub_y_sig_addsub0001_lut（MIPS_处理器单元/数据路径_comp/ALU comp/Msub_y_sig_addsub0001_lut） MUXCY:S->O 1 0.464 0.000 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy（MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy） MUXCY:CI->O 1 0.059 0.000 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy（MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy） MUXCY:CI->O 1 0.059 0.000 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy（MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy） MUXCY:CI->O 1 0.059 0.000 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy（MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy） MUXCY:CI->O 1 0.059 0.000 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy（MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy） MUXCY:CI->O 1 0.059 0.000 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy（MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy） MUXCY:CI->O 0.059 0.000 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy（MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_cy） XORCY:CI->O 1 0.804 0.424 MIPS_处理器单元/数据路径组件/算术组件/Msub_y_sig_addsub0001_xor（MIPS_处理器单元/数据路径组件/算术组件/y_sig_addsub0001） LUT4:I3->O1 0.704 0.000 MIPS处理器单元/数据路径组件/算术组件/y信号mux0000\U f5\G（N237） MUXF5:I1->O 259 0.321 1.334 MIPS_处理器_单元/数据路径_comp/ALU_comp/y_sig_mux0000_f5（输出地址_0_OBUF） RAM32X1S:A0->O1 1.025 0.499数据存储单元/Mram数据存储单元（N10） LUT3:I1->O1 0.704 0.000 inst_LPM_MUX_6（inst_LPM_MUX_6） MUXF5:I0->o10.321 0.000 inst_LPM_MUX_4_f5（inst_LPM_MUX_4_f5） MUXF6:I0->o10.521 0.455 inst_LPM_MUX_2_f6（读取数据） LUT3:I2->O8 0.704 0.000 MIPS_处理器_单元/数据路径_comp/WB_mux/y1（MIPS_处理器_单元/数据路径_comp/write_数据） FDCE:D 0.308 MIPS_处理器_单元/数据路径_comp/RegF/memory_0_0 ---------------------------------------- 总计17.561ns（11.401ns逻辑，6.160ns路由） （64.9%逻辑，35.1%路由） ========================================================================= 时间安排摘要： --------------- 速度等级：-4 最小周期：13.551ns（最大频率：73.798MHz） 时钟前的最小输入到达时间：未找到路径 时钟后所需的最大输出时间：14.466ns 最大组合路径延迟：找不到路径 时间细节： -------------- 以纳秒（ns）为单位显示的所有值 ========================================================================= 定时约束：时钟“clk”的默认周期分析 时钟周期：13.551ns（频率：73.798MHz） 路径/目标端口的总数 Timing Summary: --------------- Speed Grade: -4 Minimum period: 13.551ns (Maximum Frequency: 73.798MHz) Minimum input arrival time before clock: No path found Maximum output required time after clock: 14.466ns Maximum combinational path delay: No path found Timing Detail: -------------- All values displayed in nanoseconds (ns) ========================================================================= Timing constraint: Default period analysis for Clock 'clk' Clock period: 13.551ns (frequency: 73.798MHz) Total number of paths / destination ports: 256927 / 278 ------------------------------------------------------------------------- Delay: 13.551ns (Levels of Logic = 13) Source: MIPS_processor_unit/Datapath_comp/PC_reg/q_6 (FF) Destination: MIPS_processor_unit/Datapath_comp/PC_reg/q_2 (FF) Source Clock: clk rising Destination Clock: clk rising Data Path: MIPS_processor_unit/Datapath_comp/PC_reg/q_6 to MIPS_processor_unit/Datapath_comp/PC_reg/q_2 Gate Net Cell:in->out fanout Delay Delay Logical Name (Net Name) ---------------------------------------- ------------ FDCE:C->Q 71 0.591 1.354 MIPS_processor_unit/Datapath_comp/PC_reg/q_6 (MIPS_processor_unit/Datapath_comp/PC_reg/q_6) LUT3_D:I1->O 8 0.704 0.761 Instruction_memory_unit/Mrom_Instruction_out4711110 (N91) LUT4:I3->O 17 0.704 1.051 Instruction_memory_unit/Mrom_Instruction_out43111_2 (Instruction_memory_unit/Mrom_Instruction_out43111_1) MUXF5:S->O 1 0.739 0.000 MIPS_processor_unit/Datapath_comp/RegF/mux3_7_f5_0 (MIPS_processor_unit/Datapath_comp/RegF/mux3_7_f51) MUXF6:I0->O 1 0.521 0.424 MIPS_processor_unit/Datapath_comp/RegF/mux3_5_f6_0 (MIPS_processor_unit/Datapath_comp/RegF/mux3_5_f61) LUT4:I3->O 1 0.704 0.424 MIPS_processor_unit/Datapath_comp/RegF/read_data_11 (MIPS_processor_unit/Datapath_comp/read_data_1_s) LUT4:I3->O 1 0.704 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_lut (MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_lut) MUXCY:S->O 1 0.464 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy) MUXCY:CI->O 1 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy) MUXCY:CI->O 1 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy) MUXCY:CI->O 0 0.059 0.000 MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy (MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_cy) XORCY:CI->O 18 0.804 1.072 MIPS_processor_unit/Datapath_comp/ALU_comp/Maddsub_y_sig_addsub0000_xor (MIPS_processor_unit/Datapath_comp/write_data_s) LUT4_D:I3->O 5 0.704 0.637 MIPS_processor_unit/Controller_comp/PCSrc9 (MIPS_processor_unit/Controller_comp/PCSrc9) LUT4:I3->O 1 0.704 0.000 MIPS_processor_unit/Datapath_comp/Jump_mux/y1 (MIPS_processor_unit/Datapath_comp/Next_PC_1_s) FDCE:D 0.308 MIPS_processor_unit/Datapath_comp/PC_reg/q_6 ---------------------------------------- Total 13.551ns (7.828ns logic, 5.723ns route) (57.8% logic, 42.2% route) =========================================================================