Routes 四次拥塞解决

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我正在进行多FPGA设计,后端工具是Quartus prime,在运行编译后,一个FPGA由于路由拥塞而失败。诊断后,似乎存在高扇出网络
有什么技巧或方法可以解决这个拥塞问题吗?

您的设计尺寸太接近目标fpga容量,或者只是关于计时?Quartus可以提供一些关于如何解决问题的“通用技巧”,您必须详细查看设计,以找出失败的原因,即是什么导致路由资源被耗尽。可以只使用具有更多逻辑资源的FPGA,尝试将设计融入Quartus内部的更大设备中