Fatal编程技术网
  • syntax/
  • Syntax 为什么wire和reg在verilog中需要间隔符号而不是大小？

Syntax 为什么wire和reg在verilog中需要间隔符号而不是大小？

syntax verilog

Syntax 为什么wire和reg在verilog中需要间隔符号而不是大小？,syntax,verilog,Syntax,Verilog,基本参数如下所示：输入线[3:0]in1 为什么我们需要在1中设置间隔[3:0]，而不是像4'in1这样的东西 我没能在别处找到答案 老实说，这只是因为。但是，使用范围表示法可以进行一些有趣的操作，例如仅拾取有限的范围： [3:1]或颠倒选择顺序[1:3]简短回答：因为Verilog标准这么说。

基本参数如下所示：输入线[3:0]in1

为什么我们需要在1中设置间隔
[3:0]，而不是像
4'in1
这样的东西


我没能在别处找到答案
 老实说，这只是因为。但是，使用范围表示法可以进行一些有趣的操作，例如仅拾取有限的范围：

[3:1]
或颠倒选择顺序
[1:3]
简短回答：因为Verilog标准这么说。