System verilog 为什么我们需要为uvm_tlm_fifo进行put_导出和get_peek_导出？
IEEE UVM的System verilog 为什么我们需要为uvm_tlm_fifo进行put_导出和get_peek_导出？,system-verilog,uvm,System Verilog,Uvm,IEEE UVM的12.2.8节讨论了UVM_tlm_fifo类。我想知道为什么我们需要导出put\u export和get\u peek\u export 相同的put和get方法可以直接用于fifo，为什么我需要使用接口方法 提前感谢：）使用TLM导出的目的是在建立连接时消除依赖关系put和get是方法实现，而导出只是接口 当您在另一个组件中嵌入fifo时，您可以直接调用实现，而无需建立任何连接作为快捷方式。但是，如果您想让另一个组件建立连接，那么TLM原则将抽象出FIFO的存在，并使您连接
12.2.8节UVM_tlm_fifoput\u exportget\u peek\u exportputget提前感谢：）使用TLM导出的目的是在建立连接时消除依赖关系
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