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System verilog 我是否可以始终合并@*过程块

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我有一个systemverilog模块。此模块有许多始终@*块。我刚开始使用systemverilog，我想知道有没有什么特别的原因使这些块不能像1个始终@*块那样放在一起

谢谢

没有任何技术原因使您无法将所有内容放在一个
始终
块中，就像没有任何技术原因使您无法将大部分代码放在一行中一样。这只是可读性和可维护性的问题


顺便说一句，因为您使用的是SystemVerilog，所以请使用
always\u comb
替换Verilog中的
always@（*）
 感谢您的澄清和链接。