System verilog 如何覆盖fifo rd/wt财产？_System Verilog_System Verilog Assertions

System verilog 如何覆盖fifo rd/wt财产？

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System verilog 如何覆盖fifo rd/wt财产？,system-verilog,system-verilog-assertions,System Verilog,System Verilog Assertions,我正在尝试写一个fifo rd写覆盖点模块M；钻头停止；比特时钟；开始的时候！停止5时钟=~clk；位A、B、rst；初始rst=0；初始开始 A=0； 20A=1； 10a=0； //10b=1； 10b=0； 50停止=1；终止 //顺序fifo_rd_wt_sreg sig； //| A==1 |->s|u最终| B==1； //结束顺序：fifo\U rd\U wt\s 不动产先进先出系统预装信号时钟，注册信号rst； @posedge信号时钟禁用IFFSIGU rst |A

我正在尝试写一个fifo rd写覆盖点

模块M；钻头停止；比特时钟；开始的时候！停止5时钟=~clk；位A、B、rst；初始rst=0；初始开始 A=0； 20A=1； 10a=0； //10b=1； 10b=0； 50停止=1；终止 //顺序fifo_rd_wt_sreg sig； //| A==1 |->s|u最终| B==1； //结束顺序：fifo\U rd\U wt\s 不动产先进先出系统预装信号时钟，注册信号rst； @posedge信号时钟禁用IFFSIGU rst |A==1 |->s|u最终| B==1； endproperty:fifo\U rd\U wt\p 封面fifo读写：封面属性fifo rd wt pclk，rst$error$sformatf%0t hit fifo读写，$time； //else$error$sformatf%0t未命中，$time；最终的 $displayFinished！； endmodule:M 在运行日志中，我看到它在每个周期都被触发，但这不是我想要的。我希望它每次看到a后面跟着B时都会触发

不知道我错过了什么

我发现了类似的东西

代码出现在

中，我认为您的问题与含义有关。我使用了您的示例，并将其替换为strong | A==1[1:$]| B==1；它工作得很好

在你的案例中，隐含的掩护可能会有一些意想不到的行为。如果你是在掩盖前因，那么使用序列掩护总是比较安全的