System verilog 生成关联数组SystemVerilog_System Verilog

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System verilog 生成关联数组SystemVerilog,system-verilog,System Verilog,如何使用generate语句在SystemVerilog中生成多个关联数组 e、十, 下面是一个关联数组声明 logic [8-1:0] memory [*]; 如何在不编写手册的情况下生成其中的10个呢？您不使用generate语句。可以有数组的数组 logic [8-1:0] memory [10][int]; 另外，我强烈建议您不要使用[*]作为索引类型，而是使用[int]或其他现有数据类型[*]用于向后兼容较旧的语言，使用它会阻止您访问SystemVerilog的全部功能否[*]

如何使用generate语句在SystemVerilog中生成多个关联数组

e、十,

下面是一个关联数组声明

logic [8-1:0] memory [*];

如何在不编写手册的情况下生成其中的10个呢？

您不使用generate语句。可以有数组的数组

logic [8-1:0] memory [10][int];

另外，我强烈建议您不要使用

[*]

作为索引类型，而是使用

[int]

或其他现有数据类型<代码>[*]用于向后兼容较旧的语言，使用它会阻止您访问SystemVerilog的全部功能

否[*]？我不知道。为什么？@MatthewTaylor，在使用通配符索引时，不能使用foreach或任何其他需要索引类型（first、last、find_index等）的数组方法。看见