System verilog OVM:如何在env中声明的类中获取测试名称?

System verilog OVM:如何在env中声明的类中获取测试名称?,system-verilog,uvm,System Verilog,Uvm,我们使用的是OVM而不是UVM: 我试过使用: ovm_root::get().ovm_test_top.sprint(); 但我得到了这个错误: 在类“ovm_root”中找不到成员“ovm_test_top”,位于 “../ovm_root.svh”, 68 我看到了: /* deprecated */ ovm_component ovm_test_top; 你知道我应该怎么做吗?ovm\u test\u top是顶级测试的字符串名称。你能行 ovm_component test; st

我们使用的是OVM而不是UVM:

我试过使用:

ovm_root::get().ovm_test_top.sprint();
但我得到了这个错误:

在类“ovm_root”中找不到成员“ovm_test_top”,位于
“../ovm_root.svh”, 68

我看到了:

/* deprecated */ ovm_component ovm_test_top;

你知道我应该怎么做吗?

ovm\u test\u top
是顶级测试的字符串名称。你能行

ovm_component test;
string testname;
test = ovm_root::get().find("ovm_test_top");   
testname = test.get_type_name();

谢谢你,戴夫!我以为ovm_test_top是实例名。。试图理解-为什么这个组件没有实例名?