System verilog 如何在系统verilog中从全局时钟导出本地时钟_System Verilog

System verilog 如何在系统verilog中从全局时钟导出本地时钟

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System verilog 如何在系统verilog中从全局时钟导出本地时钟,system-verilog,System Verilog,…基本上试图模拟真实芯片中会发生的情况，其中硬件对时钟频率不可知，我们有一个时钟发生器，控制各种组件的时钟频率，例如，对于2GHz时钟源，您可以每2个周期将信号传播到处理器，处理器工作频率为1 GHz，对于500 MHz工作频率的NoC，每4个循环一次网络上已经有很多文档和许多书籍。在您喜爱的搜索引擎中，搜索verilog时钟除法器。对于这种设计，Verilog和System Verilog之间没有足够的区别如果您想让它看起来更像系统Verilog，请使用始终\u ff@…而不是始终\u…和始

…基本上试图模拟真实芯片中会发生的情况，其中硬件对时钟频率不可知，我们有一个时钟发生器，控制各种组件的时钟频率，例如，对于2GHz时钟源，您可以每2个周期将信号传播到处理器，处理器工作频率为1 GHz，对于500 MHz工作频率的NoC，每4个循环一次

网络上已经有很多文档和许多书籍。在您喜爱的搜索引擎中，搜索

verilog时钟除法器

。对于这种设计，Verilog和System Verilog之间没有足够的区别

如果您想让它看起来更像系统Verilog，请使用

始终\u ff@…

而不是

始终\u…

和

始终\u comb begin

而不是

始终开始

或

分配

。好的编码风格并没有真正的区别。使用SV关键字只是添加了一些约束，这些约束改进了功能RTL的可合成更改

你似乎在问一个关于时钟设计的大问题。