七段显示的Verilog代码错误

我已经尝试了这个代码的每一个变体，用于七段显示代码，它总是不断地说错误。我不知道为什么

module sevensegment (input [3:0] bcd, output reg [6:0] seg);
always @ (*)
      case(bcd)
      0: seg = 7’b0111111; 
      1: seg = 7’b0000110;   
      2: seg = 7’b1011011;
      3: seg = 7’b1001111;
      4: seg = 7’b1100110;
      5: seg = 7’b1101101;
      6: seg = 7’b1111101;
      7: seg = 7’b0000111;
      8: seg = 7’b1111111;
      9: seg = 7’b1101111;
      default:  seg = 7’b0000000;
    endcase  
endmodule

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如果你解释的不仅仅是“说错话”，这将有助于其他人更快地理解你的问题。我假设您出现语法错误，因为您使用的是卷曲单引号“而不是直单引号

”

您可能在编辑器中使用了

utf-8

编码。这可能会导致无法打印的unicode字符。如果可以，请切换到ascii-8。以下是编译的固定代码：

module sevensegment (input [3:0] bcd, output reg [6:0] seg);
always @ (*)
      case(bcd)
      0: seg = 7'b0111111; 
      1: seg = 7'b0000110;   
      2: seg = 7'b1011011;
      3: seg = 7'b1001111;
      4: seg = 7'b1100110;
      5: seg = 7'b1101101;
      6: seg = 7'b1111101;
      7: seg = 7'b0000111;
      8: seg = 7'b1111111;
      9: seg = 7'b1101111;
      default:  seg = 7'b0000000;
    endcase  
endmodule

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它表示每种情况下的不可打印字符：0、1、2等。。。在许多教程中，它被认为是有效的卷曲单引号，我认为它是唯一有效的。您可能需要重新输入单引号，并在编辑器中关闭“智能引号”。完成后，它仍然会不断显示10条错误消息。但是，这段代码是否适用于您？