verilog中的负数除法
我想把正数除以负数。我有两个正数的密码。有人能告诉我,我应该把25除以-5吗?提前谢谢你 这是部门代码: 和试验台:verilog中的负数除法,verilog,Verilog,我想把正数除以负数。我有两个正数的密码。有人能告诉我,我应该把25除以-5吗?提前谢谢你 这是部门代码: 和试验台: 记住除数和除数符号。如果最高有效位等于1,则数字为负数,否则数字为正数。例如: 分配除数符号=除数[7]; 得到被除数和除数的绝对值。例如: assign fdivisor=除数符号-除数:除数; 进行无符号除法 若除数和除数有不同的符号,那个么将结果改为负数。例如: assign sresult=(reg\u除数\u符号^reg\u除数\u符号)-结果:结果; 若除数
分配除数符号=除数[7];
assign fdivisor=除数符号-除数:除数;
assign sresult=(reg\u除数\u符号^reg\u除数\u符号)-结果:结果;
若除数为负数,则将余数改为负数。例如:
assign sremainder=reg\u divisior\u sign-余数:余数;
你应该记住你的除法需要几个周期,这意味着你必须记住除法的除数和除数符号,并在整个无符号除法中保持它
module division(divisor, dividend, remainder, result);
input [7:0] divisor, dividend;
output reg [7:0] result, remainder;
// Variables
integer i;
reg [7:0] divisor_copy, dividend_copy;
reg [7:0] temp;
module stimulus_division;
// Inputs
reg [7:0] divisor;
reg [7:0] dividend;
// Outputs
wire [7:0] remainder;
wire [7:0] result;