verilog中带有reg类型的inout
我已经将inout与c一起使用，但是对于程序赋值的LHS，c需要是reg类型的变量。有人能帮我解决这个问题吗verilog中带有reg类型的inout,verilog,inout,Verilog,Inout,我已经将inout与c一起使用，但是对于程序赋值的LHS，c需要是reg类型的变量。有人能帮我解决这个问题吗 module multiedgeclk(input clk ,[7:0] a,b,d, inout [7:0] c, output reg [7:0]f); always @(posedge clk) c <= a + b; always @(negedge clk) f = c & d; endmodule 在verilog中，inout是端口的方向。wire或reg
module multiedgeclk(input clk ,[7:0] a,b,d, inout [7:0] c, output reg [7:0]f);
always @(posedge clk)
c <= a + b;
always @(negedge clk)
f = c & d;
endmodule
module ABC( inout [7:0] c );
reg [7:0] c_out;
reg out_en;
assign c = out_en ? 8'hz : c_out;
/* something here
...
*/
endmodule