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RISCV VERILOG HDL代码

verilog

RISCV VERILOG HDL代码,verilog,hdl,riscv,Verilog,Hdl,Riscv,在Xilinx ISE上编译RISCV VERILOG HDL时，我遇到以下错误： 上面说 模块vscale_管道中第296行的以下代码中的“不支持的系统函数调用” 295: ifndef SYNTHESIS 296: PC_WB <= $random; 295:ifndef合成 296:PC_WB$random是不可合成的，所以去掉它一些合成工具定义了synthesis宏，以便使用 `ifdef SYNTHESIS ... `endif 块，如本代码所述 Xilinx XST默认情况

在Xilinx ISE上编译RISCV VERILOG HDL时，我遇到以下错误：

上面说 模块vscale_管道中第296行的以下代码中的“不支持的系统函数调用”

295: ifndef SYNTHESIS
296: PC_WB <= $random;

295:ifndef合成

296:PC_WB$random是不可合成的，所以去掉它
一些合成工具定义了
synthesis
宏，以便使用


`ifdef SYNTHESIS
...
`endif


块，如本代码所述


Xilinx XST默认情况下不定义此宏，因此您必须手动配置XST以在合成期间定义宏。有关如何执行此操作的详细信息，请参阅。
请显示一些代码，然后人们可以帮助您改进/修复脚本。为你的问题添加更多细节。这听起来像是Xilinx ISE不支持您的verilog。我将联系该代码的提供者。
SYNTHESIS
是否在这行代码之前定义和定义？编译订单事宜。非常感谢Morgan的回复：我从网站下载了代码：我从以下网站获得信息：。。但无法联系他们的帮助服务。。我可能遗漏了什么。。