Verilog 例如，uut/A1/，正式端口S的宽度1不等于实际信号in1的宽度4

有人能告诉我为什么会收到这些警告吗

例如，uut/A1/，正式端口S的宽度1不等于宽度4 实际信号的输入

例如，uut/A1/，正式端口Cout的宽度1不等于 实际信号的宽度4英寸2

例如，uut/A1/，正式端口A的宽度1不等于宽度4 实际信号s1的频率

例如，uut/A2/，正式端口S的宽度1不等于宽度4 实际信号在3

例如uut/A2/，正式端口Cout的宽度1不等于 实际信号in4的宽度4

例如，uut/A2/，正式端口A的宽度1不等于宽度4 实际信号s2的频率

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您将

FA

模块的

S

输出

端口声明为1位信号：

module FA(S, Cout, A, B, Cin);
output S;

wire [3:0]s1,in1,

在模块二进制文件中，您在1中声明了4位信号的

：

module FA(S, Cout, A, B, Cin);
output S;

wire [3:0]s1,in1,

然后将4位信号（
in1
）连接到1位端口（
S
）：

因为这是一个不寻常的事情，所以您的工具通过发出警告消息来做正确的事情

信号的宽度应与端口的宽度相匹配。根据您的设计要求，您必须决定连接到
S
中的
的哪个位。比如说,

FA A1(in1[0],in2,s1,c1);

这同样适用于其他警告