Verilog MyHDL：一元异或

如何编写myhdl代码在verilog中实现一元异或

不适合我

@block
def dataVecXor(large_bus, xor_value):
    @always_comb
    def outputlogic():
        xor_value.next = ^large_bus
return instances()

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您可以使用“for”构造所需内容。

MyHDL的问题跟踪程序上有一个：

large_bus=信号（intbv（0）[128:0]）
xor_值=信号（布尔值（0））
@总是用梳子
def beh_reduction_xor（）：
x=大型_总线[0]
对于范围内的ii（1，len（大_总线））：
x=x^大型_总线[ii]
xor_值。下一步=x

@block
def dataVecXor(large_bus, xor_value):
    @always_comb
    def outputlogic():
        xor_value.next = ^large_bus
return instances()