Verilog 为什么每次涉及按钮按下时都使用此2 DFF方法？

我一直在网上阅读verilog代码，并在许多代码示例中注意到这一点。每当需要从硬件源（如按键）输入时，输入会被复制到触发器，然后与输入的反转进行and运算。我不知道这是否有意义，但在这里的代码中：

input btn;
reg dff1, dff2;
wire db_tick;

always @ (posedge clock) dff1 <= btn;
always @ (posedge clock) dff2 <= dff1;

assign db_tick = ~dff1 & dff2;

输入btn；
reg dff1，dff2；
电线打钩；
always@（posedge时钟）dff1它被称为单稳态多谐振荡器，或者，特别是对于数字电路而言，是一次性的。该电路的目的是将边缘变为单周期脉冲

当直接连接到物理交换机时，它可能是实现交换机去抖动的一种方法，但这并不是一个很好的用途。如果没有更多的上下文，很难说代码的意图是什么。
这是提供与时钟域同步的边缘检测。我没有看到任何去抖动发生在这里，它是很常见的，也包括2个亚稳定触发器之前的边缘检测

input a;

reg [2:0] a_meta;
always @(posedge clk or negedge rst_n) begin
  if (~rst_n) begin
    a_meta <= 3'b0 ;
  end
  else begin
    a_meta <= {a_meta[1:0], a};
  end
end

// The following signals will be 1 clk wide, Clock must be faster than event rate.
// a[2] is the oldest data,
//   if new data (a[1]) is high and old data low we have just seen a rising edge.
wire a_sync_posedge = ~a_meta[2] &  a_meta[1];
wire a_sync_negedge =  a_meta[2] & ~a_meta[1]; 
wire a_sync_anyedge =  a_meta[2] ^  a_meta[1]; //XOR

输入a；
reg[2:0]a_meta；
始终@（posedge clk或negedge rst_n）开始
如果开始
非常好。谢谢你的解释。你能解释一下为什么一个时钟必须反转并与另一个相连吗？关于反转：按下按钮时，输出是时钟的单脉冲，而不是恒定的高。这对于期望脉冲而不是恒定高的重置和状态机来说是很好的。当然你需要一个相当慢的时钟来实现去抖动吗？开关通常会反弹几毫秒…@Martin Thompson我发现它通常被误用于去抖动，因为它可能会起到欺骗性的效果。我同意，它看起来像是同步+边缘检测。没有去抖动我可以看到第五行
if（~rst\u n）begin
应该是
if（rst\u n）begin
？@krimath，没有，它是负边缘（低电平）触发复位。因此，当重置为0时，重置条件处于激活状态。