如何在Xilinx中从verilog源代码生成原理图文件 我在做什么

我开始玩Xilinx ISE设计套件，并用verilog编写简单的算术逻辑单元。使用测试中的verilog单元为ISim创建输入和输出信号，我验证了代码是否按照我的要求工作

我想从verilog源代码生成原理图文件

在“工具”菜单下，有一个原理图查看器

，但我不明白为何：

• 它只列出第一个源文件
• 以及如何在项目中保存生成的文件

问题: 如何从Xilinx中的verilog源代码生成原理图文件？

1）您可以双击某个组件以深入了解。在较新版本的ISE中，将块展开到位，而不是将视图切换到单击的模块

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2） 显然，没有储蓄的选择。原理图是由HDL代码生成的，因此无论如何保存它没有多大意义。

什么意思？它只列出了第一个源文件。你的意思是它只列出了最上面的模块吗？我对Xilinx-ISE的最新版本不太熟悉，但在以前的版本中，可以在构建过程中为顶层设计生成一个类似于基本块的原理图。