如何在Verilog中同时使用inout和reg

我有以下代码：

module s(clock, direction, readWrite, LA1, LA2, LA3, LA4, LD1, LD2, LD3, LD4, RA1, RA2, RA3, RA4, RD1, RD2, RD3, RD4);
// parameters
input clock, direction, readWrite;      
inout reg [7:0] LD1, LD2, LD3, LD4, RD1, RD2, RD3, RD4;
inout reg [11:0] LA1, LA2, LA3, LA4, RA1, RA2, RA3, RA4;

// code
always @(posedge clock) begin
    if(direction==1) begin          // left to right
        assign RA1 = LA1 | LA2 | LA3 | LA4;
        assign RD1 = LD1 | LD2 | LD3 | LD4;     
        assign { RA2, RA3, RA4 } = RA1;
        assign { RD2, RD3, RD4 } = RD1;     
    end else begin
        if(direction==1) begin      // right to left
            assign LA1 = RA1 | RA2 | RA3 | RA4;
            assign LD1 = RD1 | RD2 | RD3 | RD4;     
            assign { LA2, LA3, LA4 } = LA1;
            assign { LD2, LD3, LD4 } = LD1; 
        end
    end
end
endmodule

---

但是，在第二行，“inout reg[7:0]LD1，…”声明在VeritakWin 3.84F中抛出了一个语法错误。（Veritak允许同时使用“output reg”，因为我的程序中给定代码之后有一个类似的代码）。如果删除“reg”，则在分配行中会出现错误。如果我删除“inout”，我显然会得到一个错误。我甚至尝试删除“assign”关键字，并将“=”替换为“

inout

端口不能是

reg

类型。用于将值分配给

inout

端口的

assign

类型称为过程连续分配，但这种类型的端口不允许这样做。您必须改用连续赋值。在代码中：

module s(clock, direction, readWrite, LA1, LA2, LA3, LA4, LD1, LD2, LD3, LD4, RA1, RA2, RA3, RA4, RD1, RD2, RD3, RD4);
// parameters input clock, direction, readWrite;      
inout [7:0] LD1, LD2, LD3, LD4, RD1, RD2, RD3, RD4;
inout [11:0] LA1, LA2, LA3, LA4, RA1, RA2, RA3, RA4;

// left to right
assign RA1 = (direction) ? (LA1 | LA2 | LA3 | LA4) : 'bz;
assign RD1 = (direction) ? (LD1 | LD2 | LD3 | LD4) : 'bz;     
assign { RA2, RA3, RA4 } = (direction) ? RA1 : 'bz;
assign { RD2, RD3, RD4 } = (direction) ? RD1 : 'bz;     

// right to left
assign LA1 = (!direction) ? (RA1 | RA2 | RA3 | RA4) : 'bz;
assign LD1 = (!direction) ? (RD1 | RD2 | RD3 | RD4) : 'bz;     
assign { LA2, LA3, LA4 } = (!direction) ? LA1 : 'bz;
assign { LD2, LD3, LD4 } = (!direction) ? LD1 : 'bz; 

endmodule

请注意，您不能同时读取和写入

inout

端口，因此在读取时会设置高阻抗值。

inout端口是双向端口，意味着它是设计的某个部分的输入端口，也是设计的其他部分的输出端口，您不能为设计输出端口分配任何值，因为它们的值是直接从其他输入端口的值计算出来的

inout

端口不能声明为

reg

，因为它们可以用作输入端口（作为导线）或输出端口（作为reg或导线）。