Verilog 参数列表中的语法错误

我是verilog的新手。我有一个由3个文件组成的项目，我尝试使用命令编译这些文件：

iverilog -o ddr3 drac_ddr3.v adapter.v top.v

我得到一个错误消息：

drac_ddr3.v:335:语法错误
drac_ddr3.v:335:错误：参数列表中的语法错误。
drac_ddr3.v:336:语法错误
drac_ddr3.v:336:错误：参数列表中的语法错误

第335-336行的副本：

333:`ifdef XILINX_ISIM
334:`else  
335:    parameter integer bank_a[15:0] = {0, 0, 1, 0, 0, 1, 0, 0, 0, 0, 0, 0, 0, 1, 1, 1};
336:    parameter integer bank_ba[2:0] = {0, 1, 1};
337:`endif

---

它似乎没有任何语法错误。有人能帮我吗？

试着定义如下参数：

parameter [15:0] bank_a= 16'b0010010000000111;
parameter [2:0]  bank_ba = 3'b011;

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整数

变量的大小始终为32位。您要做的是定义16和3位宽的“非整数”参数。

参数通常用于常量。你想要常数还是模块输入？你是从网络上获取代码还是自己编写的？你可能不得不抛出一个verilog版本切换…我从以下网站获得代码：这是一个大学项目。我必须先编译它，然后运行模拟，并改进一些函数。比如让它能量更充足或者增加另一个功能。或者让它更快。@Dimitrios，如果你是新来的，请用合乎逻辑的方式提问。您应该显示完整的代码。我尝试了这个，得到了以下错误：drac_ddr3.v:335:警告：为大小的二进制常量提供了额外的数字。