vhdl中的4位比较器问题
我是VHDL新手，在编写4位比较器时遇到了一个问题。 当我想要比较不同的输入集时，它们只有一个输出。我不知道如何解决这个问题。我只想有一个输出，如果A小于B，则需要显示0000，如果A大于B，则需要显示1111，如果它们相等，则需要显示0011。有谁能帮我解决这个问题吗 这是我的密码：vhdl中的4位比较器问题,vhdl,hardware,comparator,xilinx,xilinx-ise,Vhdl,Hardware,Comparator,Xilinx,Xilinx Ise,我是VHDL新手，在编写4位比较器时遇到了一个问题。 当我想要比较不同的输入集时，它们只有一个输出。我不知道如何解决这个问题。我只想有一个输出，如果A小于B，则需要显示0000，如果A大于B，则需要显示1111，如果它们相等，则需要显示0011。有谁能帮我解决这个问题吗 这是我的密码： IEEE库； 使用IEEE.STD_LOGIC_1164.ALL； 使用IEEE.STD_LOGIC_ARITH.ALL； 使用IEEE.STD_LOGIC_UNSIGNED.ALL； 实体comp_4为 端口（
IEEE库；
使用IEEE.STD_LOGIC_1164.ALL；
使用IEEE.STD_LOGIC_ARITH.ALL；
使用IEEE.STD_LOGIC_UNSIGNED.ALL；
实体comp_4为
端口（A：标准逻辑向量（3到0）；
B：标准逻辑向量（3到0）；
输出：输出标准逻辑向量（3到0）
);
结束comp_4；
comp_4的体系结构数据流是
开始
过程
开始
如果（A=B），那么
输出B）然后
输出您需要将输入置于灵敏度列表中
注意，等待无限地停止进程（仅在模拟中，无法合成）
解决方案1：
使用流程的敏感度列表，删除wait
组件4的架构数据流是
开始
过程（A、B）
开始
如果（A=B），那么
输出B）然后
输出