vhdl中16位std_逻辑向量到低8位std_逻辑向量

我从一个块输出16位std_逻辑向量。但在后面的阶段，我只能使用较低的8位std_逻辑向量。这会造成合成问题…请告诉我如何避免这种情况。

如果您有一个16位

std_逻辑向量

，您可以像这样访问单个字节：

signal largeVariable      : std_logic_vector(15 downto 0);
signal lower8bitsVariable : std_logic_vector(7 downto 0);
signal upper8bitsVariable : std_logic_vector(7 downto 0);

(...)

lower8bitsVariable <= largeVariable(7 downto 0);     --Store the lower 8 bits of largeVariable
upper8bitsVariable <= largeVariable(15 downto 8);    --Store the upper 8 bits of largeVariable

信号大变量：标准逻辑向量（15到0）；
信号下限8位变量：标准逻辑向量（7到0）；
信号变量：标准逻辑向量（7到0）；
(...)
lower8bitsVariable你能分享一些代码吗？这有助于理解你的问题。但总的来说，这不应该产生综合问题。语法问题更可能。实际上..我们正在使用半个总线…剩余的引脚未连接..这是真正的硬件中的问题..我正在进行结构建模..一个blok out（15到0）作为portmap中下一个块（7到0）的in..那么如何处理15到8您遇到了什么综合问题？请发布一些代码和错误消息？我们对15到8不感兴趣。仅对剩余的7到0进行进一步处理。因此合成显示端口r未连接。最后一行只是为了完整性。如果不使用上面的8位进行任何操作，则合成应该只显示端口上部未连接的警告，并对其进行优化。如果编辑一下我的帖子，让它更清晰。你不应该回避它-它只是你的合成器告诉你，它将优化掉一些端口-这并不重要，你不需要回避。我还有一个疑问。我有两个块，每个块的速度分别为150mhz和234.56MHz。当它们结合使用结构建模时。如何实现至少150mhz…我不确定你的意思-你可能应该为此提出一个新问题。