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VHDL：信号和端口位于；箭头“=&燃气轮机；

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VHDL：信号和端口位于；箭头“=&燃气轮机；,vhdl,fpga,xilinx,Vhdl,Fpga,Xilinx,非常基本的问题： 如何知道端口/信号/值应放在箭头的哪一侧？ 我注意到通过切换 端口a=>x到x端口a不工作 我甚至不知道箭头应该指向哪个方向 非常感谢您的回答 使用从右向左分配信号箭头也用于完全不同的事情-构造向量。 例如，如果v是4位向量，则v'0'）将为v分配“0000”。括号内的“`=>”是在向量内不同位置分配不同值的快捷方式。是从管脚到信号的端口映射。这不是一个任务-物理类比可能是将一个引脚焊接到一根导线上 您只能对实例化进行“焊接”，因此=>映射只发生在端口映射内部。在这里，“pin

非常基本的问题：

如何知道端口/信号/值应放在箭头的哪一侧？ 我注意到通过切换 
端口a=>x
到
x端口a
不工作

我甚至不知道箭头应该指向哪个方向

非常感谢您的回答

使用
从右向左分配信号箭头也用于完全不同的事情-构造向量。 例如，如果v是4位向量，则
v'0'）
将为v分配“0000”。括号内的“`=>”是在向量内不同位置分配不同值的快捷方式。

是从管脚到信号的端口映射。这不是一个任务-物理类比可能是将一个引脚焊接到一根导线上

您只能对实例化进行“焊接”，因此
=>
映射只发生在
端口映射内部。在这里，“pin”总是在左边（因为语言规则就是这么说的），这就是为什么你不能做
x如果=>是针对端口列表的，那么这怎么可能呢？请注意，clk_40Mhz_i是一个引脚


COMPONENT clk_wiz_v3_5 is 


港口

（-时钟输入端口）

CLK_IN1：标准逻辑中

--时钟输出端口

时钟输出1：输出标准逻辑

--状态和控制信号

复位：在标准逻辑中

锁定：标准输出逻辑

))

端部元件

xclk_wiz_v3_5：clk_wiz_v3_5

港口地图(

))


pic_fpga_重置非常感谢您的快速回答！

 CLK_IN1          => clk_40Mhz_i,

 -- Clock out ports

 CLK_OUT1         => clk_40Mhz,

 -- Status and control signals

 RESET            => pic_fpga_reset,

 LOCKED           => clk_locked