Vhdl FPGA上的映射解复用器

我已经看到了一些在fpga上高效映射多路复用器的方法，但是对于解复用器会发生什么呢？有什么特别的魁地兰吗？流水线有意义吗？与多路复用器中的输入数量一样，制动分接器以最小化输出数量是否有意义？

您对多路复用器的理解是什么？将一个数据源发送到多个输出，或为特定信号启用输入。我看不到这种组件的使用案例。通常，对于所有数据路径，您应该避免在任何数字电路中完全使用解复用器结构。解复用器只能用于控制信号。这个设计规则可以为你节省几十到几千个逻辑门——在LUT的末尾。我必须优化一个代码，它有几个“case-when”语句，其中输入相同，但基于一个控制信号，它被分配到不同的输出，有点像典型多路复用器的反面…@JHBonarius:74138是标准的解码器/解复用器。保持enables处于活动状态，您将得到一个解码器，或者使用一个有趣的信号作为enable，您将得到一个解复用器。很难想象在没有138或等效电路的情况下构建任何有用的电路。@user2609910:查找一个实现，例如下面的逻辑图。一个4英寸LUT可以生成这样一个结构的单个输出位（带有一个使能，即发送到输出的信号）。一旦达到6到64，6英寸LUT的位就太多了，因此必须开始链接，这是唯一的复杂性。