VHDL中的tsetup和thold是什么？
我正在学习VHDL。当我试图做一个测试时，我遇到了这些词。它们是什么意思？我可以在谷歌上找到任何简单的解释VHDL中的tsetup和thold是什么？,vhdl,Vhdl,我正在学习VHDL。当我试图做一个测试时，我遇到了这些词。它们是什么意思？我可以在谷歌上找到任何简单的解释 提前感谢。据我所知，tSetup和tHold不是VHDL关键字，而是被模拟设备正确运行的最短设置和保持时间 t设置-数据/控件在时钟边缘之前需要有效的时间量 tHold—数据/控件在时钟边缘之后需要有效的时间量 一个简单的图形解释了这一点： 据我所知，tSetup和tHold不是VHDL关键字，而是模拟设备正确运行的最短设置和保持时间 t设置-数据/控件在时钟边缘之前需要有效的时间量
提前感谢。据我所知，tSetup和tHold不是VHDL关键字，而是被模拟设备正确运行的最短设置和保持时间
- t设置-数据/控件在时钟边缘之前需要有效的时间量
- tHold—数据/控件在时钟边缘之后需要有效的时间量
据我所知，tSetup和tHold不是VHDL关键字，而是模拟设备正确运行的最短设置和保持时间
- t设置-数据/控件在时钟边缘之前需要有效的时间量
- tHold—数据/控件在时钟边缘之后需要有效的时间量
正如TOTA所说，设置和保持时间是数字逻辑设计术语，而不是VHDL术语 绝大多数情况下，您不需要在测试台上关注它们，因为您几乎总是在测试芯片内的内部块，这些工具将为您管理所有计时
当您在设备引脚级别工作时，可以设置您的模型，以检查设置和保持时间是否存在冲突。在模拟RTL时，没有延迟（通常）建模，因此您的计时应该很好。您可以稍后模拟包含所有实际芯片延迟的带反向注释的网络列表，并检查您是否仍能满足外部设备的所有计时要求。正如TOTA所说，设置和保持时间是数字逻辑设计术语，而不是VHDL术语 绝大多数情况下，您不需要在测试台上关注它们，因为您几乎总是在测试芯片内的内部块，这些工具将为您管理所有计时 当您在设备引脚级别工作时，可以设置您的模型，以检查设置和保持时间是否存在冲突。在模拟RTL时，没有延迟（通常）建模，因此您的计时应该很好。稍后，您可以模拟包含所有实际芯片延迟的带反向注释的网络列表，并检查您是否仍将满足外部设备的所有计时要求