vhdl中管道和上升沿的区别？

我正在尝试理解一些VHDL代码，我一直在理解这一部分：

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accumulated_x <= input_x;
...
     if accumulated_x = '0' and input_x = '1' then

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但是当我这样替换它时，它不工作，然后它意味着它不一样，为什么

上升沿

对合成工具有特定的意义。它用于指示该信号为设计时钟

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这里有一些很好的解释和说明（我已经包括了第二个链接，因为我假设您已经有了域时钟，并且synth工具正在抛出错误）。

rising\u edge

对合成工具有特定的意义。它用于指示该信号为设计时钟

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这里有一些很好的解释和（我已经包括了第二个链接，因为我假设你已经有了一个域时钟，synth工具正在抛出错误）。

上升沿

仅在一个无限短的瞬间是正确的（正式地说，增量周期）

疯狂地猜测你的两行

accumulated_x <= input_x;
if accumulated_x = '0' and input_x = '1' then

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累积的上升沿

仅在一个无限小的短时间内为真（形式上为增量周期）

疯狂地猜测你的两行

accumulated_x <= input_x;
if accumulated_x = '0' and input_x = '1' then

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您需要提供更多的上下文。这可能与
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后面隐藏的内容有关。您需要提供更多上下文。这可能与隐藏在
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后面的内容有关。